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臺積電2nm工藝表現卓越,缺陷率控制優于前代3nm及5nm

   時間:2025-04-27 11:48 來源:ITBEAR作者:任飛揚

近期,臺積電在北美技術論壇上分享了其最新的N2(2納米制程)工藝在缺陷率控制方面的表現,這一消息引起了廣泛關注。與之前推出的7納米、5納米及3納米制程相比,N2工藝在缺陷率上展現出了更為出色的控制能力。

盡管臺積電并未透露具體的缺陷率數據,但會上展示了各制程工藝在不同時間段的缺陷率變化趨勢。值得注意的是,N2工藝是臺積電首次采用GAAFET全環繞晶體管技術的工藝節點,距離其大規模量產預計還有兩個季度的時間,預計年底能夠正式投產。

從試產階段的數據來看,N2工藝的缺陷率與同期的N5(5納米)/N4(4納米)工藝相當,甚至在某些方面略勝一籌,明顯優于N7(7納米)/N6以及N3/N3P(3納米)工藝。在過去的近兩個月里,N2工藝的表現尤為亮眼。回顧歷史數據,N7/N6工藝在試產到量產的半年內,綜合缺陷率一直相對較高,而N3/N3P工藝自量產以來便維持在一個較低的水平。相比之下,N5/N4工藝從試產初期就展現出了極低的缺陷率。

臺積電方面表示,如果N2工藝能夠繼續沿著N5/N4的改善路徑發展,其未來的市場前景將極為廣闊。同時,臺積電還強調了工藝缺陷率下降速度的重要性,這不僅與工藝設計和技術本身有關,還與芯片的生產數量和產能規模密切相關。大規模的生產能夠更快地發現潛在問題,從而及時進行改進。

目前,N2工藝已經完成了大量芯片的流片工作,這是其能夠快速降低缺陷率的關鍵因素之一。隨著生產數量的不斷增加,臺積電有信心進一步優化N2工藝,確保其能夠順利實現大規模量產。

 
 
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